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【亚博全站app】32位嵌入式CPU中系统控制协处理器的设计与实现

时间:2022-08-31 00:14:01 来源:亚博全站app 点击:

本文摘要:IPS体系结构中的系统控制协处理器全称CP0,它获取指令长时间继续执行所需的环境,展开出现异常/中断处置、高速缓存填满、动静地址切换、操作者模式切换等操作者。单从硬件的角度而言,系统控制协处理器对指令集的起到就相等于操作系统对应用程序的起到一样。 出现异常处置 CPU运营过程中经常必须中断长时间继续执行的指令流程,函数调用去继续执行某段类似的指令段,接着再行完全恢复原本的指令序列。 MIPS体系结构中称之为这样的过程为出现异常(Exception)。

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IPS体系结构中的系统控制协处理器全称CP0,它获取指令长时间继续执行所需的环境,展开出现异常/中断处置、高速缓存填满、动静地址切换、操作者模式切换等操作者。单从硬件的角度而言,系统控制协处理器对指令集的起到就相等于操作系统对应用程序的起到一样。  出现异常处置  CPU运营过程中经常必须中断长时间继续执行的指令流程,函数调用去继续执行某段类似的指令段,接着再行完全恢复原本的指令序列。

MIPS体系结构中称之为这样的过程为出现异常(Exception)。所有的出现异常都使用统一的机制处置。  对于异常情况,必须采行以下3方面的措施:  1)出现异常检测:CPU必须及时检测出有哪个部件再次发生了什么出现异常;一般而言,出现异常检测由各个模块展开,如乘法阻塞由加法器在运算过程中产生,并在适当的流水段被系统控制协处理器CP0读取。

因此这部分功能不属于CP0的设计范围。  2)出现异常处置:CPU按照优先级自由选择哪个出现异常被处置,并展开适当的上下文转换(ContextSwitch),为转入出现异常服务子程序做到打算,确保与该种出现异常对应的服务程序被继续执行,并且需要从中断处完全恢复原本的指令继续执行现场。

  3)出现异常服务:继续执行出现异常服务子程序,这部  分主要由软件(操作系统)来已完成。  对出现异常处置机制的拒绝  与传统的出现异常/中断处置机制比起,在MIPS4Kc体系结构下的出现异常处置必须尤其考虑到3个因素。

  流水线的区分  本设计使用五段流水线设计,即每条指令的继续执行一般都经过IF(取指)、DE(指令译码)、EX(指令继续执行)、MEM(采访存储器)和WB(数据写出返R.F.)五个步骤。因为指令动作被拆分,所以出现异常源也被拆分到各个流水线段。例如:乘法阻塞出现异常不能在EX被检测到。

  准确出现异常处置机制  准确出现异常处置是所指在再次发生出现异常时,意味着对再次发生出现异常的指令或其后面的指令展开出现异常处置;而其前面的指令要确保需要长时间完结。所谓准确,是指受到出现异常处置影响的只有产生出现异常条件的那条指令,所有在此之前的指令在出现异常被处置前都将被继续执行已完成。

出现异常处置完结后仍将从再次发生出现异常的指令开始继续执行。  操作者模式转换  对于多进程操作系统,最少要区分两种进程:有特权的操作系统核心进程和一般程序的用户进程。

当CPU检测到出现异常再次发生时,指令继续执行的长时间顺序不会被停止,处理器转入核心模式。当出现异常服务子程序继续执行完了后,CPU从断点中完全恢复现场,继续执行原指令序列。

  出现异常处置流水线  根据上述分析可以确认,硬件出现异常处置流水线的主要任务有3个:改版适当的CP0寄存器,即写出CP0寄存器;留存再次发生出现异常的指令地址,或当出现异常指令在延后槽时,留存引发延后槽的函数调用指令地址;自由选择出现异常服务子程序的入口地址。  CP0寄存器记录了CPU当前的状态,因此,对CP0寄存器的写出就是对CPU状态的转变,必须展开严苛的掌控。而且对寄存器的写出是影响关键路径的主要因素。

因此本文主要阐述对CP0寄存器写出操作者的设计。


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